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习题课3章ppt

时间:2019-11-18 16:58:13 阅读:56

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  8.设存储器容量为64M,字长为64位,模块数m=8,分别用顺序和交叉方式进行组织。存储周期T=100ns,数据总线位,总线ns。求顺序存储器和交叉存储器的贷款各是多少? 解:顺序存储器和交叉存储器连续读出m = 8个字的信息总量都是: q = 64位*8 = 512位 顺序存储器和交叉存储器连续读出8个字所需的时间分别是: t1 = mT = 8*100ns = 8*10-7s 顺序存储器和交叉存储器的带宽分别是: * 9 .CPU执行一段时间时,cache完成存取的次数为2420次,主存完成存取的次数为80次,已知cache存储周期为40ns,澳门新葡亰平台游戏app主存存储周期为240ns,求cache/主存系统的效率和平均访问时间。 * 9 .CPU执行一段时间时,cache完成存取的次数为2420次,主存完成存取的次数为80次,已知cache存储周期为40ns,主存存储周期为240ns,求cache/主存系统的效率和平均访问时间。 解:cache的命中率 cache/主存系统效率e为 平均访问时间Ta为 * 10 已知cache存储周期为40ns,主存存储周期为200ns,cache/主存系统的平均访问时间为50ns。求cache的命中率是多少? 解: * 10 已知cache存储周期为40ns,主存存储周期为200ns,cache/主存系统的平均访问时间为50ns。求cache的命中率是多少? 解: h*tc+(1-h)*tm = ta * 11 某机器采用四体交叉存储器,今执行一小段循环程序,此程序放在存储器的连续地址单元中。假设每条指令的执行时间相等而且不需要到存储器存取数据,问在下面两种情况中(执行的指令数相等),程序运行的时间是否相等? (1)循环程序由6条指令组成,重复执行80次 (2)循环程序由8条指令组成,重复执行60次 * 11 某机器采用四体交叉存储器,今执行一小段循环程序,此程序放在存储器的连续地址单元中。假设每条指令的执行时间相等而且不需要到存储器存取数据,问在下面两种情况中(执行的指令数相等),程序运行的时间是否相等? (1)循环程序由6条指令组成,重复执行80次 (2)循环程序由8条指令组成,重复执行60次 解:设取指周期为T,总线传送周期为τ,指令执行时间为t0 (1)t = (T+5τ+6t0)*80 = 80T+400τ+480 t0 (2)t = (T+7τ+8t0)*60 = 60T+420τ+480 t0 故不相等 * 12.从下列有关存储器的描述中,选择出正确的答案: A 多体交叉存储主要解决扩充容量问题 B.访问存储器的请求是由CPU发出的。 C.Cache与主存统一编址,即主存空间的某一部分属于cache。 D.Cache的功能全由硬件实现。 * 12.从下列有关存储器的描述中,选择出正确的答案: A 多体交叉存储主要解决扩充容量问题 B.访问存储器的请求是由CPU发出的。 C.Cache与主存统一编址,即主存空间的某一部分属于cache。 D.Cache的功能全由硬件实现。 * 计算机组成原理 ⊙第三章存储系统 习 题 课 第三章 1.设有一个具有20位地址和32位字长的存储器,问: (1)该存储器能存储多少字节的信息? (2)如果存储器由512K×8位SRAM芯片组成,需要多少片? (3)需要多少位 地址做芯片选择 * 1.设有一个具有20位地址和32位字长的存储器,问: (1)该存储器能存储多少字节的信息? (2)如果存储器由512K×8位SRAM芯片组成,需要多少片? (3)需要多少位 地址做芯片选择 1位地址作芯片选择 * 2.已知某64位机主存采用半导体存储器,其地址码为26位,若使用4M×8位的DRAM芯片组成该机所允许的最大主存空间,并选用内存条结构形式,问: (1)若每个内存条为16M ×64位,共需几个内存条? (2)每个内存条内共有多少DRAM芯片? (3)主存共需多少DRAM芯片,CPU如何选择各内存条。 * 2.已知某64位机主存采用半导体存储器,其地址码为26位,若使用4M×8位的DRAM芯片组成该机所允许的最大主存空间,并选用内存条结构形式,问: (1)若每个内存条为16M ×64位,共需几个内存条? (2)每个内存条内共有多少DRAM芯片? 每个模块要32个DRAM芯片 (3)主存共需多少DRAM芯片,CPU如何选择各内存条。 4*32 = 128块 由高位地址选模块 * 3.用16K×8位的DRAM芯片构成64K×32位存储器,要求: (1)画出该存储器的组成逻辑框图。 * 3.用16K×8位的DRAM芯片构成64K×32位存储器,要求: (1)画出该存储器的组成逻辑框图。 * * 2:4译码器 A14 A15 CS3 CS2 CS0 CS1 D0~D7 A13~A0 (2)该存储器读/写周期为0.5μs,澳门新葡亰平台游戏appCPU在1μs内至少要访问一次,试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需要的实际刷新时间是多少? * (2)该存储器读/写周期为0.5μs,CPU在1μs内至少要访问一次,试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需要的实际刷新时间是多少? 整个存储器的平均读/写周期为0.5μs,芯片为16K×8位 则16K=128×128 集中式刷新时间:128× 0.5μs=64μs “死”时间过长 分散式刷新: 0.5μs+0.5μs=1μs 则CPU在1μs只能访问一次 所以采用异步刷新 设最大刷新间隔不超过2ms,则 两次刷新的最大时间间隔= 2ms/128=15.6μs, 每行的刷新时间= 0.5μs 实际刷新时间= 128× 0.5μs=64μs * * 读/写时间 刷新时间 1 2 3 4 5 刷 新 周 期 两次刷新的最大时间间隔 4.有一个1024K×32位的存储器,由128K×8位的DRAM芯片构成。问: (1)一共需要多少芯片 1024K×32/128K×8 =32片 (2)画出组成框图 (3)采用异步刷新方式,如单元刷新间隔不超过8ms,则刷新信号周期是多少? 8ms/512=15.625μs * * * 5.要求用256K×16位SRAM芯片设计1024K×32位的存储器。SRAM芯片有两个控制端:当CS有效时,该片选中。当W/R=1时执行读操作, W/R=0时执行读操作。 * 5.要求用256K×16位SRAM芯片设计1024K×32位的存储器。SRAM芯片有两个控制端:当CS有效时,该片选中。当W/R=1时执行读操作, W/R=0时执行读操作。 解: 1024K×32/256K×16 =8片 共需要8片芯片 数据线译码作为片选信号 * * 6.用32K×8位的E2PROM芯片组成128K×16位的只读存储器,试问 (1)数据寄存器多少位? (2)地址寄存器多少位? (3)共需多少E2PROM芯片? (4)画出此存储器的框图。 * 6.用32K×8位的E2PROM芯片组成128K×16位的只读存储器,试问 (1)数据寄存器多少位? 系统16位数据,所以数据寄存器16位 (2)地址寄存器多少位? 系统地址128K=217,所以地址寄存器17位 (3)共需多少E2PROM芯片? 128K×16/32K×8=8 共需要8片 (4)画出此存储器的框图。 * * CPU 地址 寄存器 数据 寄存器 32K *8 32K *8 32K *8 32K *8 32K *8 32K *8 32K *8 32K *8 CS3 CS2 CS1 CS0 2:4 译码器 CS0 ~ CS3 A16 A15 7.某机器中,已知配有一个地址空间为0000H-3FFFH的ROM区域,现在再用一个RAM芯片( 8K×8)形成40K×16位的ROM区域, 起始地址位6000H。假设RAM芯片有CS和WE信号控制端。CPU的地址总线,数据总线,控制信号为R/W,MREQ(访存)。要求: (1)画出地址译码方案。 (2)将ROM和RAM同CPU相连。 * * 8.设存储器容量为64M,字长为64位,模块数m=8,分别用顺序和交叉方式进行组织。存储周期T=100ns,数据总线位,总线ns。求顺序存储器和交叉存储器的贷款各是多少? * 计算机组成原理 ⊙第三章存储系统